Master JK Flip Flop

MASTER SLAVE JK FLIP FLOP

MASTER SLAVE JK FLIP FLOP

Sebuah master slave JK Flip Flop di bentuk dari dua buah SR Flip Flop, dimana operasi dari kedua SR Flip Flop tersebut dilakukan secara bergantian, dengan memberi input Clock yang berlawanan pada ke dua SR Flip Flop tersebut. Prinsip dasar dari Master Slave JK adalah: jika Clock diberi input “1”, gerbang AND 1 dan 2 akan aktif, SR Flip Flop ke 1 akan menerima data yang di masukkan melalui input Jdan K, semantara gerbang AND 3 dan 4 tidak aktif, sehingga SR Flip Flop ke 2 tidak ada respon. Sebaliknya jika Clock dari input 0, gerbang 3 dan 4 aktif, slave akan mengeluarkan output di Q dan Q’, sementara master tidak merespon input, karena gerbang AND 1 dan 2 tidak aktif.

 Master Slave D Flip-Flop

Master Save D Flip-flop merupakan rangkaian flip-flop yang memiliki 2 latch D dan sebuah inverter. Latch yang satu bernama Master dan yang kedua bernama Slave. Master D hanya akan mendeskripsikan diktat yang outputnya hanya dapt diganti selama ujung negatif jam.

Rangkaian Master Slave D Flip-flop :

 JK Flip-Flop

Kelemahan dari flip-flop SR adalah munculnya output yang tidak dapat didefinisikan ketika input S dan R tinggi untuk jenis NOR dan rendah untuk jenis AND. Untuk menanggulangi keadaan tersebut, maka dikembangkan menjadi flip-flop JK yang dibangun utnuk mengantisipasi keadaan terlarang pada SR flip-flop.

                                                     Rangkaian JK Flip-Flop:

    

                                                      Skema Pengkabelan :

IC yang di gunakan yaitu:

IC 7473 sama dengan IC 7476, kecuali dalam IC 7473 tidak terdapat masukan Pre (Preset). IC 74109 adalah bukan master slave JK flipflop

Tabel Kebenaran:

2.  Mengapa bila RS Flip-Flop  apabila di reset maka  hasilnya akan berubah dengan yang  didapatkan sebelumnya?

Jawab :

 Kelemahan dari Flip-flop Set –Riset adalah munculnya output yang tidak dapat didefinisikan ketika input S dan R tinggi untuk jenis NOR dan rendah untuk jenis AND. Untuk menanggulangi keadaan tersebut, maka dikembangkan. menjadi flip-flop J-K yang dibangun untuk mengantisipasi keadaanterlarang pada Flip-flo Set–Riset.

Kita dapat menyusun sebuat flip-flop sederhana dengan memasukkan arus balik kedalam gate NOR, jika input adalah S = R = 0, maka dari jaringan tersebut dapat di asumsikan suatu posisi stabil dengan Q = 0 dan R = 1,  yang dimasukkan kedalam gate  kedua mendorong output Q = 0 dan Q = 0 dimasukkan kedalam S menjadi 1, R akan menjadi 0. Hal ini merupakan posisi tidak stabil pada jaringan tersebut karena input atau output pada gate keduanya adalah 0, oleh karenanya Q akan berubah menjadi 1, untuk menuju posisi stabil.